台灣3DIC先進封裝聯盟　圓形轉方形趨勢

隨著AI系統複雜度快速攀升，半導體技術發展已從傳統晶片微縮，轉向3D先進封裝與系統級整合。台積電（2330）先進封裝技術暨服務副總經理何軍今（1）日以3DIC先進封裝製造聯盟共同主席身分，出席SEMICON 3DIC全球高峰論壇時表示，過去三年半導體產業幾乎「一年推進一個技術世代」，傳統串行開發模式已無法因應，必須全面轉向平行開發。

何軍開場時看到台下眾多先進封裝設備廠商，先幽默表示「我不是來催各位交機台的」，引發現場哄堂大笑。他接著強調，台灣擁有全球最完整的3DIC生態系，而今年聯盟策略出現重大轉折，正式將系統整合商納入生態體系。隨著AI晶片高度整合記憶體與邏輯元件，若缺少系統整合商在前端參與，技術驗證與認證將不再完整。

針對業界倡議多年的系統目標協同優化（STCO），何軍重申現在到了必須真正落地的時刻，並透露台積電今日下午將與政府單位合作推出全新的實體驗證平台。此平台將作為3DIC產業鏈的共享中心，邀請合作夥伴、設備工具商與材料供應商共同參與，透過台灣強大的生態系合力推動下世代AI晶片落地。

運算垂直擴展 克服六大挑戰

論壇中，台積電、聯發科（2454）與台達電（2308）等高階主管也分別發表3DIC主題演講。其中一場明確指出橫向擴展已經走到盡頭，下一個運算效能的提升來自垂直方向。簡報以三種封裝架構的演進說明此趨勢：

Monolithic die（單片式晶片）：單一邏輯晶片直接放在基板上，成長只能依靠製程節點微縮，但受限於光罩尺寸極限，單一晶片能容納的運算量已有上限。2.5D package：多顆Chiplet並排放置於矽中介層上，屬於橫向擴展，可增加運算與頻寬，但封裝面積會持續擴大。3.5D on a 2.5D base：在2.5D基礎上進一步垂直堆疊邏輯晶片，運算往「上」成長而非往外擴張，可實現更短連線、更高頻寬與更低功耗。專家強調，3.5D架構能帶來容納超越極限的運算量、更密集連接提升頻寬，以及降低每位元能耗三大效益。

儘管方向明確，Chiplet在實際導入先進封裝時仍面臨六大挑戰：

1、翹曲問題：矽晶片與有機基板熱膨脹係數差異，導致彎曲、應力與脫層風險。2、基板製造限制：細間距、平整度與雷射對位精度不足。3、大尺寸晶片處理：取放應力與高等級精準度要求，增加破裂風險。4、成本上升：多材料整合使先進封裝成本明顯高於傳統SoC。5、設備自動化能力不足：軟硬體健康監控與設備透明度待提升。6、人才訓練：相關專業人力養成亦是關鍵。

落實三年計畫 軟體賦能硬體

針對上述挑戰，產業提出2026至2028年分階段計畫，唯有克服難關，才能真正實現卓越良率：2026年（架構與對齊）：舉辦技術工作坊，對齊下一代材料與設備開發方向，並共同制定開發時程。2027年（驗證與製程整合）：密集驗證新設備與材料，評估製程整合可行性。2028年（量產與能力擴展）：完成品質驗證並導入量產，同時制定長期策略，持續強化未來能力。

論壇也分享具體案例，展示如何透過軟體技術解決傳統圓形晶圓利用率偏低的問題。目前CoWoS等圓形晶圓製程利用率僅約50%至65%，邊緣與角落浪費明顯；改採方形晶圓後，利用率可提升至75%以上，幾乎接近零浪費。為讓現有設備支援「圓形轉方形」處理，產業提出三大軟體驅動解方：開放且模組化的軟體架構、基於數位孿生的自動邊緣路徑生成，以及AI視覺引導的動態補償技術。相關設備已成功實現相容處理，展現軟體賦能硬體的成果。整體而言，論壇完整描繪出先進封裝的下一階段發展藍圖，有望讓台灣半導體產業在垂直整合領域持續保持領先。